cwe - 1264:硬件逻辑之间的不安全感De-Synchronization控制和数据通道
描述
硬件逻辑错误处理和安全检查能正确数据安全检查之前完成。
扩展描述
许多高性能处理器片上总线协议和数据路径采用独立的渠道控制和数据并行性和增加吞吐量最大化。错误的硬件逻辑处理错误和安全检查可以使数据转发完成前的安全检查。如果数据可以传播到硬件可观测到攻击者的位置,数据保密性可能发生的损失。“危机”是一个具体的例子,说明de-synchronization之间数据和权限检查逻辑可以违反保密要求。数据从一个页面加载标记为特权回到cpu不管当前特权级性能的原因。假设是cpu可以后删除所有这些数据的痕迹在处理非法内存访问异常,但这一假设被证实是错误的痕迹的秘密数据没有从microarchitectural状态。
的关系
模式的介绍
不同模式的引入提供了信息如何以及何时可以纳入这一弱点。生命周期的阶段识别点的介绍可能发生,而相关的报告提供了一个典型的场景介绍在给定的阶段。
阶段 |
请注意 |
架构和设计 |
弱点可以介绍了数据传输或总线协议本身或实现。 |
实现 |
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常见的后果
这个表指定不同的个人相关后果的弱点。标识应用程序范围的安全领域侵犯,而影响了负面的技术影响,如果敌人成功利用这个弱点。可能提供的信息如何可能的具体结果预计将看到列表中相对于其它后果。例如,可能会有高可能性,缺点将被利用来实现一定的影响,但较低的可能性,它将被利用来实现不同的影响。
示范例子
示例1
有几个标准片上总线协议用于现代soc允许组件之间的通信。有各种各样的商用硬件IP互连逻辑的实现这些协议。总线连接组件启动/请求通信如处理器和DMA控制器(总线主人)与外围设备响应请求。在一个典型的系统,总线主控的特权或安全级别名称以及每个外围的目标功能确定的安全策略指定特定的总线主人可以访问特定的外围设备。这个安全策略(通常称为总线防火墙)可以使用独立的IP /执行逻辑从实际的互连负责数据路由。
防火墙和数据路由逻辑变得de-synchronized由于硬件逻辑错误允许组件不应该允许共享数据通信。例如,考虑一个SoC和两个处理器。一个是被用作一个根的信任和可以访问密钥存储外围。其他处理器(应用程序的cpu)可能会潜在的不受信任的代码,不应该访问密钥存储库中。如果应用程序的cpu可以发出读请求为密钥存储并不是阻止由于de-synchronization路由和数据总线防火墙,公开密钥是可能的。
所有的数据都是正确地缓冲互连,直到防火墙内部确定端点允许接收的数据。
观察到的例子
参考 |
描述 |
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系统与微处理器利用投机执行和间接分支预测可能允许未经授权的披露的信息与本地用户访问通过边信道攻击者分析的数据缓存。 |
潜在的缓解措施
阶段:体系结构和设计
彻底的验证数据路由逻辑,以确保任何错误处理或安全检查能有效阻止非法数据流。
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弱点Ordinalities
Ordinality |
描述 |
主 |
(其他弱点的弱点存在独立的) |
脆弱性映射笔记
用法:允许
(CWE ID可以用来映射到现实世界的漏洞) |
原因:可接受的使用 |
理由是: 这CWE条目底部的抽象级别,这是一个首选的抽象级别映射到漏洞的根本原因。 |
评论: 仔细阅读这两个名称和描述,以确保此映射是一个适当的配合。不要试图“力”映射到底层基础/变体只是遵守这首选的抽象级别。 |
笔记
维护
CWE 4.9, CWE硬件的成员团体密切分析这个条目和其他改善CWE瞬态执行弱点的报道,其中包括幽灵相关的问题,崩溃,和其他攻击。额外的调查可能包括相关弱点microarchitectural状态。因此,该条目可能会改变显著CWE 4.10。
更多的信息是可用的,请编辑自定义过滤器或选择一个不同的过滤器。
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