CWE

常见的弱点枚举

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CWE最重要的硬件的弱点
CWE最危险的弱点
>CWE列表> CWE -个人字典定义(4.12)
ID

cwe - 1298:硬件逻辑包含竞态条件

弱点ID: 1298
抽象:基地
结构:简单的
视图定制的信息:
的用户感兴趣的更多的概念方面的一个弱点。例如:教育者,技术作家和项目/项目经理。 用户关心的实际应用和细节的本质弱点以及如何预防它的发生。例子:工具开发人员、安全人员、pen-testers事件反应分析师。 对于用户映射一个问题CWE / CAPEC id,即。,找到最合适的CWE为一个特定的问题(例如,CVE记录)。例如:工具开发人员、安全人员。 用户希望看到所有可用的信息CWE / CAPEC条目。 为用户谁想要定制显示细节。
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+描述
竞态条件的硬件逻辑导致破坏系统的安全保障。
+扩展描述

竞态条件在逻辑电路通常发生在一个逻辑门的输入信号,遍历不同的路径,而来自同一来源。这样输入门可以改变在不同时间,以应对变化的源信号。这导致计时误差或故障(临时或永久),导致输出改变一个不受欢迎的状态之前回到期望的状态。如果这样的时机错误发生在访问控制逻辑或实现的有限状态机在安全敏感的流动,攻击者可能会利用他们绕过现有的保护。

+的关系
部分帮助此表显示了弱点和高水平类别相关的这一弱点。这些关系被定义为ChildOf、ParentOf MemberOf,并洞察类似项目可能存在的在较高和较低的抽象级别。此外,关系如PeerOf和CanAlsoBe定义显示类似的弱点,用户可能想要探索。
+相关的视图”研究概念”(cwe - 1000)
自然 类型 ID 的名字
ChildOf 类类——一个弱点,描述的是一个非常抽象的时尚,通常独立于任何特定的语言或技术。更具体的比一个支柱的弱点,但更普遍的基本的弱点。类级别的弱点通常描述问题的1或2以下维度:行为、财产和资源。 362年 使用共享资源与不当同步并发执行(“竞争条件”)
部分帮助此表显示了弱点和高水平类别相关的这一弱点。这些关系被定义为ChildOf、ParentOf MemberOf,并洞察类似项目可能存在的在较高和较低的抽象级别。此外,关系如PeerOf和CanAlsoBe定义显示类似的弱点,用户可能想要探索。
+相关观点“硬件设计”(cwe - 1194)
自然 类型 ID 的名字
MemberOf 类别类别——CWE条目包含一组其他条目,共享一个共同的特点。 1199年 一般的电路与逻辑设计问题
+模式的介绍
部分帮助不同模式的引入提供了信息如何以及何时可以纳入这一弱点。生命周期的阶段识别点的介绍可能发生,而相关的报告提供了一个典型的场景介绍在给定的阶段。
阶段 请注意
架构和设计
实现
+适用的平台
部分帮助该清单显示了给定的弱点可以可能的地区出现。这些可能是为特定命名的语言,操作系统,架构、模式、技术、或一个类这样的平台。列出的平台是随着频率的出现疲态实例。

语言

Verilog患病率(待定)

硬件描述语言(VHDL)患病率(待定)

技术

类:系统芯片患病率(待定)

+常见的后果
部分帮助这个表指定不同的个人相关后果的弱点。标识应用程序范围的安全领域侵犯,而影响了负面的技术影响,如果敌人成功利用这个弱点。可能提供的信息如何可能的具体结果预计将看到列表中相对于其它后果。例如,可能会有高可能性,缺点将被利用来实现一定的影响,但较低的可能性,它将被利用来实现不同的影响。
范围 影响 可能性
访问控制

技术的影响:旁路保护机制;获得特权或假设的身份;改变执行逻辑

+示范例子

示例1

下面的代码显示了一个使用逻辑门2 x1多路复用器。虽然代码所示结果最低门的解决方案,它是分离和故障原因。

(坏的代码)
例如语言:Verilog
/ / 2 x1多路复用器使用逻辑门

模块glitchEx (
输入线in0,三机一体,选取,
输出线z
);

线not_sel;
线and_out1 and_out2;

分配not_sel = ~选取;
分配and_out1 = not_sel & in0;
分配and_out2 =选取&三机一体;

/ /童车行代码:
指定z = and_out1 | and_out2;/ /故障信号z

endmodule

马车行代码,上面的评论,结果信号“z”定期改变一个不必要的状态。因此,任何逻辑引用信号' z '可能访问它时,它是在这个不必要的状态。这条线应该替换为如下所示的线好代码片段的结果在连续信号“z”剩下的,已知的,状态。参考上面的代码,以及波形的模拟可以找到下面的引用。

(好的代码)
例如语言:Verilog
指定z < = and_out1或and_out2或(in0和三机一体);

这行代码删除z的故障信号。

+潜在的缓解措施

阶段:体系结构和设计

采用设计实践,鼓励设计人员识别和消除竞争条件,如卡诺图地图,可能导致竞态条件的出现下降。

实施阶段:

可以实现逻辑冗余以及安全关键路径,防止竞态条件。为了避免亚稳度,这是一个很好的实践一般默认安全状态的访问不是给不可信的代理。
+会员资格
部分帮助这MemberOf关系表显示额外CWE类别和视图引用这个弱点作为成员。这些信息通常是有用的在理解一个弱点符合外部信息源的上下文中。
自然 类型 ID 的名字
MemberOf 类别类别——CWE条目包含一组其他条目,共享一个共同的特点。 1401年 综合分类:并发性
+脆弱性映射笔记

用法:允许

(CWE ID可以用来映射到现实世界的漏洞)

原因:可接受的使用

理由是:

这CWE条目底部的抽象级别,这是一个首选的抽象级别映射到漏洞的根本原因。

评论:

仔细阅读这两个名称和描述,以确保此映射是一个适当的配合。不要试图“力”映射到底层基础/变体只是遵守这首选的抽象级别。
+引用
[ref - 1115]默赫克利须那神帕特尔。“与Verilog FPGA设计(7.4节故障)”。<https://verilogguide.readthedocs.io/en/latest/verilog/fsm.html>。
克利福德·e·卡明斯(ref - 1116)。“非阻塞赋值Verilog合成、编码风格杀!”。2000年。<http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA.pdf>。
+内容的历史
+提交
提交日期 提交者 组织
2020-02-10
(CWE 4.2, 2020-08-20)
Arun Kanuparthi Hareesh Khattri Parbati Kumar吗哪,哈Kumar V Mangipudi 英特尔公司
+修改
修改日期 修饰符 组织
2021-07-20 CWE内容团队 主教法冠
更新Related_Attack_Patterns
2023-04-27 CWE内容团队 主教法冠
更新的关系
2023-06-29 CWE内容团队 主教法冠
更新Mapping_Notes
页面最后更新:2023年6月29日